Uma análise sobre a eficiência de geradores automáticos de padrões de teste híbridos

Abstract

O processo de teste de circuitos integrados tem grande importância para detectar possíveis erros gerados por sistemas digitais, especialmente quando se trata de aplicações críticas como em sistemas médicos e aeroespaciais. Ao longo dos anos, o avanço tecnológico inspirado pela Lei de Moore contribuiu para que a miniaturização afetasse diretamente a densidade dos circuitos integrados, bem como sua complexidade, tornando-os mais propensos a falhas e mais difíceis de serem testados. Para atender essa demanda, foram propostos meios para facilitar o teste, tais como técnicas de projeto para Testabilidade e ferramentas como ATPG (Automatic Test Pattern Generation), que é o foco deste trabalho. Ferramentas ATPG têm como objetivo gerar um conjunto reduzido de padrões de teste que possuam uma alta taxa de cobertura de falhas em tempo de execução hábil. Atualmente, há dois principais métodos ATPG: métodos estruturais e métodos baseados em SAT (Método de Satisfatibilidade Booleana). Os métodos estruturais executam uma análise topológica sobre o circuito, ao passo que métodos baseados em SAT apresentam uma abordagem algébrica e funcional, analisando o circuito por meio de expressões booleanas. Os métodos estruturais são ótimos na geração de padrões de teste para falhas fáceis de testar (easy-to-test faults); por outro lado, os métodos baseados em SAT são bons na geração de padrões de teste para falhas difíceis de testar (hard-to-test faults). Métodos híbridos buscam a composição e a interação entre variados métodos ATPG. Desse modo, o presente trabalho tem por objetivo dissertar sobre a área de teste e a implementação e análise de métodos ATPG híbridos, com o intuito de difundir mais a relevância das mesmas. Levando em consideração as características de cada método e uma boa estruturação, os resultados deste trabalho apresentaram metodologias híbridas que conseguem reduzir o tempo de execução em até 90%, mantendo um equilíbrio em outros fatores, tais como cobertura de falhas e conjunto de padrões de teste.

The integrated circuits testing process has great importance to detect errors produced by digital systems, especially in critical applications such as medical and aerospace systems. Over the years, the technological advances inspired by Moore's Law made the scaling affects directly the integrated circuit density and its complexity, making them fault prone and more difficult to test. As a result, ways to facilitate the testing process techniques like Design for Testability techniques and softwares like ATPG (Automatic Test Pattern Generation) have been proposed. ATPG tools aim to generate a reduced test pattern set that guarantees a high fault coverage and an acceptable testing process execution time. There are two main ATPG approaches: structural and SAT-based (Boolean Satisfiability Method). Structural methods perform a topological analysis, and SAT-based methods are based on algebraic and functional approaches to deal with the Boolean expression as the circuit structure. Structural methods are great for generating test patterns for easy-to-test faults; on the other hand, SAT-based methods are good for hard-to-test faults. Hybrid ATPG methods seek for the composition and the interaction between different ATPG methods. The goals of this work are to discourse about testing process, the implementation and analysis of different hybrid ATPGs methods, focusing on the pros and cons of their use. The results of this work show that, taking into account the characteristics of each method and a good structuring in the interaction between them, hybrid approaches can reduce the execution time by up to 90%, generating a pattern set and fault coverage similar to the standalone version methods.