Projeto de um gerador de circuitos para validação de portas lógicas sequenciais

Abstract

Latches e flip-flops são componentes de fundamental importância para o projeto de circuitos integrados. A maior parte dos circuitos integrados atuais são projetados por meio do fluxo de células padrão. Essa metodologia utiliza como componentes básicos portas lógicas previamente projetadas e caracterizadas de uma biblioteca de células padrão. Latches e Flip-Flops estão presentes nesta biblioteca. Com a constante diminuição na dimensão dos transistores, novas bibliotecas são necessárias a cada novo nodo tecnológico. As portas lógicas, incluindo os elementos sequenciais, precisam ser re-projetados e re-validados. Considerando os altos custos inerentes à validação em silício de circuitos sequenciais, surge a necessidade do desenvolvimento de técnicas que tornem esse processo mais simples e barato. Esse trabalho propõe um método para geração automática de circuitos de autoteste para células sequenciais em bibliotecas de células, por meio do desenvolvimento de vetores de teste que possam ser aplicados utilizando máquinas de estados finitos.

Latches and flip-flops are components with fundamental importance to the design of integrated circuits. Most of modern integrated circuits are designed through the standard cell design flow. This methodology uses, as basic components, pre-designed and pre-characterized logic gates that are in a standard cell library. Latches and flip-flops are present in this library. With the constant transistor scaling, new libraries are requested for each new technology node. The logic gates, including the sequential elements, have to be re-designed and re-validated. Considering the inherent high costs of sequential circuit on-silicon validation, it is necessary to develop techniques that make it simpler and cheaper. This work proposes a method for automatic generation of a built-in self-test for sequential cells in cell libraries, using test vectors that can be implemented in finite states machines.