Abstract:
O avanço da tecnologia possibilitou o aprimoramento dos dispositivos eletrônicos em relação a desempenho e funcionalidade. Como resultado, os dispositivos eletrônicos estão cada vez mais inseridos no cotidiano das pessoas. Esse grande avanço foi possível devido a miniaturização dos transistores, componentes base dos circuitos integrados. Entretanto, a redução das dimensões dos transistores tornou os circuitos mais sensíveis a falhas, principalmente oriundas da incidência de radiação. A suscetibilidade a essas falhas está diretamente relacionada a redução da tensão de alimentação e aumento da frequência de operação dos circuitos. Como resultado dessas reduções manter a operacionalidade dos circuitos mesmo na presença de falhas é de extrema importância, principalmente quando falamos de aplicações críticas. Técnicas de redundância de hardware são comumente utilizadas para tolerar esse tipo de falhas. Dentre essas técnicas, a mais conhecida e geralmente adotada é a técnica de Redundância Modular Tripla. A ideia por trás da técnica é que um módulo, que esteja propagando uma falha, seja mascarado pelos outros dois módulos livres de falhas, garantindo assim o mascaramento total de uma falha única. Porém, trata-se de uma técnica altamente custosa necessitando de um aumento de mais de 200% da área do circuito. A técnica de Redundância Modular Tripla Aproximada é utilizada em aplicações que buscam uma melhor relação entre área e cobertura de falhas com a finalidade de diminuir os custos de projeto através da combinação da técnica de redundância modular tripla e computação aproximada aplicada nos módulos da arquitetura. Ambas técnicas possuem um circuito votador que é responsável pela correta seleção da saída da arquitetura, sendo esse o ponto crítico de ambas arquiteturas. Caso uma falha incida no circuito votador, poderá ser observado um erro na saída da estrutura. Diferentes topologias foram propostas na literatura com o intuito de melhorar a robustez do bloco. Observa-se então a importância de realizar pesquisas com o intuito de melhorar a confiabilidade do circuito votador. Portanto, o objetivo principal dessa dissertação é investigar a robustez à falha transiente de diferentes topologias de votadores majoritários considerando aspectos relacionados às técnicas TMR e ATMR. Para isso foram selecionadas e modificadas diferentes implementações da função majoritária propostas na literatura, resultando num conjunto de catorze circuitos votadores. A análise divide-se em duas partes para cada arquitetura, a primeira consiste em uma análise da robustez à falha transiente a nível de leiaute, onde as regiões PN inversamente polarizadas críticas são identificadas, e a segunda consiste em uma análise elétrica do comportamento da falha transiente nas regiões PN críticas previamente obtidas, onde informações são extraídas a respeito da quantidade de energia necessária para que ocorra uma mudança no estado lógico da saída do circuito. Desta forma, essa dissertação discute as melhores opções de votadores majoritários para ambas arquiteturas, visto que a melhor opção de votador para uma arquitetura nem sempre terá o mesmo desempenho em outra. Esse trabalho busca otimizar a escolha do votador para arquiteturas aproximativas provendo um estudo dos vetores de entrada e seu impacto na robustez das implementações utilizadas. A metodologia de estimativa de suscetibilidade proposta nessa dissertação identifica as regiões ativas críticas do circuito e estima a robustez a uma falha transiente única no circuito votador. Além disso, essa metodologia não se limita somente na avaliação de votadores, podendo ser aplicada a qualquer outro circuito combinacional de forma a avaliar a sua robustez.
O avanço da tecnologia possibilitou o aprimoramento dos dispositivos eletrônicos em relação a desempenho e funcionalidade. Como resultado, os dispositivos eletrônicos estão cada vez mais inseridos no cotidiano das pessoas. Esse grande avanço foi possível devido a miniaturização dos transistores, componentes base dos circuitos integrados. Entretanto, a redução das dimensões dos transistores tornou os circuitos mais sensíveis a falhas, principalmente oriundas da incidência de radiação. A suscetibilidade a essas falhas está diretamente relacionada a redução da tensão de alimentação e aumento da frequência de operação dos circuitos. Como resultado dessas reduções manter a operacionalidade dos circuitos mesmo na presença de falhas é de extrema importância, principalmente quando falamos de aplicações críticas. Técnicas de redundância de hardware são comumente utilizadas para tolerar esse tipo de falhas. Dentre essas técnicas, a mais conhecida e geralmente adotada é a técnica de Redundância Modular Tripla. A ideia por trás da técnica é que um módulo, que esteja propagando uma falha, seja mascarado pelos outros dois módulos livres de falhas, garantindo assim o mascaramento total de uma falha única. Porém, trata-se de uma técnica altamente custosa necessitando de um aumento de mais de 200% da área do circuito. A técnica de Redundância Modular Tripla Aproximada é utilizada em aplicações que buscam uma melhor relação entre área e cobertura de falhas com a finalidade de diminuir os custos de projeto através da combinação da técnica de redundância modular tripla e computação aproximada aplicada nos módulos da arquitetura. Ambas técnicas possuem um circuito votador que é responsável pela correta seleção da saída da arquitetura, sendo esse o ponto crítico de ambas arquiteturas. Caso uma falha incida no circuito votador, poderá ser observado um erro na saída da estrutura. Diferentes topologias foram propostas na literatura com o intuito de melhorar a robustez do bloco. Observa-se então a importância de realizar pesquisas com o intuito de melhorar a confiabilidade do circuito votador. Portanto, o objetivo principal dessa dissertação é investigar a robustez à falha transiente de diferentes topologias de votadores majoritários considerando aspectos relacionados às técnicas TMR e ATMR. Para isso foram selecionadas e modificadas diferentes implementações da função majoritária propostas na literatura, resultando num conjunto de catorze circuitos votadores. A análise divide-se em duas partes para cada arquitetura, a primeira consiste em uma análise da robustez à falha transiente a nível de leiaute, onde as regiões PN inversamente polarizadas críticas são identificadas, e a segunda consiste em uma análise elétrica do comportamento da falha transiente nas regiões PN críticas previamente obtidas, onde informações são extraídas a respeito da quantidade de energia necessária para que ocorra uma mudança no estado lógico da saída do circuito. Desta forma, essa dissertação discute as melhores opções de votadores majoritários para ambas arquiteturas, visto que a melhor opção de votador para uma arquitetura nem sempre terá o mesmo desempenho em outra. Esse trabalho busca otimizar a escolha do votador para arquiteturas aproximativas provendo um estudo dos vetores de entrada e seu impacto na robustez das implementações utilizadas. A metodologia de estimativa de suscetibilidade proposta nessa dissertação identifica as regiões ativas críticas do circuito e estima a robustez a uma falha transiente única no circuito votador. Além disso, essa metodologia não se limita somente na avaliação de votadores, podendo ser aplicada a qualquer outro circuito combinacional de forma a avaliar a sua robustez.
