Abstract:
Para lidar com os desafios da tecnologia nanométrica CMOS, novas metodologias de projeto são necessárias de forma a aumentar a robustez dos circuitos. Considerando os altos custos associados com as técnicas de tolerância a falhas tradicionais, soluções alternativas, baseadas em tolerância a falhas parcial e técnicas para ignorar as falhas estão sendo cada vez mais exploradas como possíveis soluções para o problema da confiabilidade. Nesse contexto, uma avaliação precisa da confiabilidade dos circuitos é fundamental para permitir um fluxo de projeto automatizado de avaliação de confiabilidade, no qual as ferramentas de síntese poderiam rapidamente alternar entre diversas configurações de circuitos para definir a melhor opção. O modelo das Matrizes de Transferência Probabilística (PTM) é uma das alternativas mais utilizadas. A maneira de representar portas lógicas utilizando a PTM considera um valor de confiabilidade q para todas as combinações de entrada dessas portas. Contudo, essa adoção de mesmo valor de confiabilidade pode subestimar ou até mesmo superestimar a probabilidade de erro. De forma a produzir PTMs mais precisas para portas lógicas, este trabalho analisa a confiabilidade de diferentes arranjos de transistores e diferentes vetores de entrada para diferentes tipos de falhas. Um modelo probabilístico foi desenvolvido de forma a analisar a confiabilidade de diferentes arranjos de transistores considerando falhas permanentes, tais como: Stuck-On e Stuck-Open. Os resultados deste trabalho mostram que considerar uma mesma confiabilidade para todos os vetores de entrada subestima a influência das entradas na confiabilidade do circuito como um todo. A metodologia proposta foi utilizada para calcular a confiabilidade de um circuito ISCAS C17, considerando um valor definido de confiabilidade da tecnologia. A utilização das PTMs criadas pelo modelo desenvolvido com a informação das falhas Stuck-On/Stuck-Open resultou em uma probabilidade de erro diferente para o este circuito. Uma diferença nas probabilidades das entradas pode fazer com que a probabilidade de erro de uma mesma porta lógica seja diferente, impactando na confiabilidade final do circuito. A aplicação dessa observação ao circuito C17 permitiu uma análise da influência dos vetores de entrada na confiabilidade do circuito, verificando-se quais portas lógicas são as mais sensíveis. A identificação das portas mais sensíveis em circuitos permitirá que as técnicas de redundância sejam aplicadas diretamente nestas portas, aumentando a confiabilidade do circuito com um menor custo em área.
To deal with the CMOS scaling problems, new design methodologies are necessary to improve the robustness of the circuits. Given the overheads associated with the traditional fault-tolerant approaches, alternative solutions, based on partial fault tolerance and fault avoidance, are also being considered as possible solutions to the reliability problem. In this context, an accurate evaluation of circuit's reliability is fundamental, to allow a reliability-aware automated design flow, where the synthesis tool could rapidly cycle through several circuit configurations to assess the best option. Probabilistic Transfer Matrix (PTM) approach is one of the most used alternative. The manner to represent these gates using PTM is considering a reliability value q for the expected output probability in each input combination. However, the adoption of a same reliability value for different input combinations and different transistors arrangements can mislead the error probability. In order to produce more accurate PTMs for logic gates, this work analyzes different transistor arrangements and different input combinations for different types of faults. A procedure is developed to analyze the reliability of different transistor arrangements considering permanent faults, such as: Stuck-On and Stuck-Open. The results of this work show that considering the same error probability for all input vectors underestimates the input influence on the overall circuit reliability. The generated PTM are used to compute the reliability of an ISCAS C17 circuit, taken into account a technology reliability value. The use of the generated PTMs with SOnF/SOF information resulted in a difference in error probability. A difference in input vector probability can make the error probability of a cell different, thus, impacting on the final reliability of the circuit. This allowed the analysis of the input vector influence in the circuit reliability and the identification of which gates are more sensible. This identification makes possible the insertion of redundancy techniques directly on the most sensitive cells, increasing the reliability with the lowest impact on area.
